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[導讀]為增進大家對低功耗的瞭解,以及方便大家更好的實現低功耗設計,本文將對FPGA具備的功耗加以詳細闡述。

功耗是我們關注的設計焦點之一,優秀的器件設計往往具備低功耗特點。在前兩篇文章中,小編對基於Freez技術的低功耗設計以及FPGA低功耗設計有所介紹。為增進大家對低功耗的瞭解,以及方便大家更好的實現低功耗設計,本文將對FPGA具備的功耗加以詳細闡述。如果你對低功耗具有興趣,不妨繼續往下閲讀哦。

FPGA器件的一個比較特別的現象是其上電瞬間的電流比較大,有的時候甚至大於芯片正常工作的電流,這是因為FPGA內部的邏輯和互連線資源(SRAM工藝)在上電的瞬間處於不確定狀態,發生電流衝突的結果。

如果用户在設計的時候沒有考慮到這個上電瞬間的打電流,電源模塊不能夠提供這麼大的電流,芯片在上電過程中就會出現上電曲線不單調的問題,導致器件上電失敗,以至於芯片無法正常工作。一般在器件手冊中會給出這個上電電流值。

FPGA在正常工作中,其消耗的總功耗由器件的靜態功耗、動態功耗和IO功耗構成。靜態功耗也叫待機功耗(standbypower),是芯片處於上電狀態,但是內部電路沒有工作(也就是內部電路沒有翻轉)時消耗的功耗;而所謂動態功耗是指由於內部電路翻轉所消耗的功耗;IO功耗是IO翻轉時,對外部負載電容進行充放電所消耗的功耗。

如下式:

總功耗=靜態功耗+動態功耗+IO功耗

芯片的靜態功耗是芯片處於待機狀態下所消耗的功耗,它主要由芯片內部的漏電流產生。在高速的40nm器件中(如straticIV),芯片的漏電流相對來説較大,因此靜態功耗成為主要的電源功耗,也叫漏電功耗(leakagepower)。

靜態功耗有一個顯著的特點,就是它隨着器件結温(junctiontemperature,TJ)的變化而變化較大。TJ越大,功耗越大;TJ越小,功耗越小,如下圖所示。因此,控制芯片的結温可以有效的控制芯片的靜態功耗。

FPGA設計的總功耗包括靜態功耗和動態功耗兩個部分。其中,靜態功耗是指邏輯門沒有開關活動時的功率消耗,主要由泄漏電流造成的,隨温度和工藝的不同而不同。靜態功耗主要取決於所選的FPGA產品。

動態功耗是指邏輯門開關活動時的功率消耗,在這段時間內,電路的輸入輸出電容完成充電和放電,形成瞬間的軌到地的直通通路。與靜態功耗相比,通常有許多方法可降低動態功耗。

採用正確的結構對於設計是非常重要的,最新的FPGA是90nm的1.2 V器件,與先前產品相比可降低靜態和動態功耗,且FPGA製造商採用不同的設計技術進一步降低了功耗,平衡了成本和性能。這些90nm器件都改變了門和擴散長度,優化了所需晶體管的開關速率,採用低K值電介質工藝,不僅提高了性能還降低了寄生電容。結構的改變,如增強的邏輯單元內部互連,可實現更強大的功能,而無需更多的功耗。StraTIx II更大的改變是採用了六輸入查找表(LUT)架構,能夠通過更有效的資源利用,實現更快速、低功耗的設計。

除常規的可重配置邏輯外,FPGA正不斷集成更多的專用電路。最先進的PLD就集成了專門的乘法器、DSP模塊、可變容量RAM模塊以及閃存等,這些專用電路為FPGA提供了更加高效的功能。總體上看,採用這些模塊節約了常規邏輯資源並增加了系統執行的速度,同時可以減少系統功耗。因此更高的邏輯效率也意味着能夠實現更小的器件設計,並進一步降低靜態功耗和系統成本。

不同供應商所提供的IP內核對於低功耗所起的作用各有側重。選擇正確的內核對高效設計至關重要,有的產品將注意力集中在空間、性能和功耗的平衡上。某些供應商提供的IP內核具有多種配置(如Altera的Nios II嵌入式處理器內核採用快速、標準和經濟等三種版本),用户可根據自己的設計進行選擇。例如,如果一個處理器在同一個存儲分區中進行多個不同調用,則採用帶板載緩存的Nios II/f就比從片外存儲器訪問數據的解決方案節約更多功耗。

如果用户能夠從多種I/O標準中進行選擇,則低壓和無端接(non-terminated)標準通常利於降低功耗,任何電壓的降低都會對功耗產生平方的效果。靜態功耗對於接口標準特別重要,當I/O緩衝器驅動一個高電平信號時,該I/O為外部端接電阻提供電壓源;而當其驅動低電平信號時,芯片所消耗的功率則來自外部電壓。差分I/O標準(如典型值為350 mV的低開關電壓LVDS)可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。

以上便是此次小編帶來的“功耗”相關內容,通過本文,希望大家對FPGA功耗具備一定的瞭解。如果你喜歡本文,不妨持續關注我們網站哦,小編將於後期帶來更多精彩內容。最後,十分感謝大家的閲讀,have a nice day!

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